Эра трехмерных логических полупроводников, способных преодолеть физические ограничения миниатюризации, наступает быстрее, чем прогнозировали эксперты. Инженеры компании Samsung Electronics совершили значимый технологический прорыв, создав самый компактный в мире транзистор для 3D-компоновки. О достижении сообщает издание Seoul Economic Daily.
Разработка велась специалистами подразделения Logic TD в Центре полупроводниковых исследований Samsung. Результаты работы над 3D-стекированным полевым транзистором (3DSFET) были официально представлены на отраслевой конференции VLSI Symposium 2026. Главным достижением инженеров стал шаг затвора (gate pitch), сокращенный до рекордных 42 нм, что существенно превосходит предыдущий индустриальный стандарт в 48 нм.
Современные методы компоновки полупроводников практически достигли своего теоретического предела. Традиционное увеличение количества транзисторов на кристалле упирается в невозможность бесконечного горизонтального сближения элементов: при слишком малом расстоянии изоляционные слои становятся критически тонкими, что вызывает паразитные электрические помехи и сбои в работе микросхем. Вертикальная компоновка решает эту проблему: транзисторы размещаются друг над другом, что позволяет изолятору между ними занимать вертикальное положение, не отнимая полезную площадь чипа.
Ранее этот подход успешно применялся при производстве памяти типа V-NAND и HBM, а теперь Samsung адаптировала его для высокопроизводительных логических чипов. Ключевые особенности новой разработки:
- Масштабирование каналов: Количество нанолистов канала, по которым проходит ток, увеличено до трех сверху и трех снизу. На сегодняшний день это максимальный показатель для 3D-структур такого типа.
- Технология RBC (RX Bounded Contact): Инженеры отказались от прежних С-образных соединений по бокам в пользу прямого вертикального контакта. Это реализовано путем создания узких и глубоких отверстий, заполняемых металлом и изолятором без формирования пустот.
- Middle Dielectric Isolation (MDI): Внедрен прецизионный средний диэлектрический изолятор, эффективно разделяющий n- и p-типы транзисторов.
Проведенные тесты подтвердили стабильные электрические характеристики как для n-FET, так и для p-FET структур, а также высокую равномерность параметров по всей площади кремниевой пластины. По мнению разработчиков, внедрение технологии в массовое производство кардинально изменит индустрию проектирования чипов для систем искусственного интеллекта и высокопроизводительных вычислений (HPC).
Теоретически, увеличение плотности размещения транзисторов вдвое позволяет пропорционально повысить производительность и энергоэффективность конечных устройств. В Samsung называют данную разработку «первым кирпичом» в фундаменте новой архитектуры. Ближайшие планы команды включают проектирование тестовых SRAM-блоков для проверки работоспособности полной 3D-логики в реальных сценариях.
