TSMC начнет использовать EUV-литографию с высокой числовой апертурой в 2030 году

Компания TSMC долгое время воздерживалась от публичных заявлений относительно внедрения EUV-литографии с числовой апертурой 0,55 (High-NA EUV). Специалисты производителя считали, что возможности для совершенствования техпроцессов сохраняются и без перехода на дорогостоящее оборудование, стоимость которого достигает 400 миллионов долларов за одну установку. Однако, признавая неизбежность технического прогресса, руководство TSMC подтвердило планы по началу использования систем High-NA EUV в производстве с 2030 года.

Особенности внедрения и переход на фотошаблоны нового размера

На первом этапе, запланированном на 2030 год, TSMC намерена использовать инструменты High-NA EUV в массовом производстве с применением традиционных фотошаблонов формата 6×6 дюймов. В дальнейшем компания планирует запустить пилотную линию, использующую шаблоны размером 6×12 дюймов в 2031 году, с целью внедрения таких систем в передовое производство к 2033 году.

Основное преимущество литографии High-NA EUV заключается в возможности достижения разрешения 8 нм при однократном экспонировании, тогда как текущие Low-NA EUV системы ограничены показателем в 13 нм. Основная проблема существующих сканеров High-NA при работе со стандартными шаблонами 6×6 дюймов заключается в уменьшении площади экспонирования вдвое по сравнению с оборудованием Low-NA. Это создает технологические сложности при создании крупных кристаллов, вынуждая разработчиков чипов прибегать к методам «сшивки» полей или переходить на многочиповые (чиплетные) компоновки, которые имеют собственные недостатки, включая повышенное энергопотребление и вопросы производительности оборудования.

Для решения проблемы ограничений существующих фотошаблонов TSMC в партнерстве с ASML работает над переходом на формат 6×12 дюймов. Это масштабная задача, затрагивающая всю производственную экосистему: от программного обеспечения EDA до инструментов записи и манипуляции масками. Генеральный директор ASML Кристоф Фуке отметил, что инициатива получила поддержку не только от Intel и TSMC, но и от Samsung, так как переход на 12-дюймовые шаблоны позволит повысить производительность сканеров и удовлетворить растущий спрос на энергоэффективные чипы.

Перспективы техпроцессов A10 и A11

Хотя TSMC официально не раскрыла, какой именно технологический процесс станет дебютным для использования High-NA EUV, текущая дорожная карта позволяет сделать обоснованные предположения. Ожидается, что новые инструменты будут задействованы для обработки наиболее критических слоев в техпроцессах A10 или A11 (класс 1/1,1 нм).

Текущая стратегия TSMC предполагает разделение дорожной карты на клиентские узлы (N2, N2P, N2X, A14, A13) и более высокопроизводительные узлы с периодичностью обновления около двух лет (A16 в 2027 году и A12 в 2029 году). Компания подтвердила, что узлы A12 и A13 по-прежнему будут опираться на традиционную EUV-литографию. Поскольку A13 представляет собой оптическое уменьшение A14 с приростом плотности транзисторов лишь на 6%, его преемник в 2030 году должен обеспечить более значительный прогресс.

Предполагается, что развитие технологий будет связано с усложнением архитектуры транзисторов, включая внедрение передовых реализаций gate-all-around (GAA) и комплементарных полевых транзисторов (CFET). Внедрение High-NA EUV позволит TSMC добиться существенного увеличения плотности транзисторов, а также заметного улучшения характеристик производительности и энергоэффективности по сравнению с предыдущими поколениями полупроводниковых решений.

Технологический контекст и эволюция архитектур

Переход на High-NA EUV — это не только вопрос литографического разрешения, но и критическая необходимость для масштабирования полупроводниковых устройств в ближайшее десятилетие. TSMC ожидает, что количество слоев, обрабатываемых с помощью High-NA EUV, будет неуклонно расти по мере усложнения техпроцессов. Эта динамика напрямую продиктована необходимостью внедрения всё более совершенных архитектур транзисторов. В частности, речь идет о глубокой оптимизации транзисторов с архитектурой gate-all-around (GAA), а в долгосрочной перспективе — о переходе к комплементарным полевым транзисторам (CFET), которые требуют экстремальной точности при формировании структуры.

Смена формата фотошаблонов с 6×6 дюймов на 6×12 дюймов является фундаментальным вызовом для всей отрасли. Этот процесс требует комплексной перестройки всей производственной цепочки: от изменения программного обеспечения EDA (Electronic Design Automation), которое отвечает за проектирование топологии, до модернизации инструментов для создания и записи самих масок, а также автоматизированных систем их транспортировки внутри фабрик. Тот факт, что инициативу активно поддерживают ключевые игроки рынка — Intel, TSMC и Samsung — указывает на глобальный консенсус в отношении необходимости этого перехода для поддержания темпов закона Мура.

Важно подчеркнуть, что использование стандартных 6×6-дюймовых масок на High-NA сканерах создает значительные производственные препятствия для производителей крупных чипов, например, масштабных ИИ-ускорителей. Поскольку площадь экспонирования сокращается вдвое, компаниям приходится либо прибегать к дорогостоящему и технологически сложному процессу «сшивки» (stitching) нескольких полей экспозиции, либо полностью переходить на многочиповые (чиплетные) дизайны. Оба этих подхода несут в себе дополнительные риски, связанные со снижением общей производительности установки (tool productivity) и ростом энергопотребления готового продукта.

В контексте дорожной карты TSMC, отказ от High-NA для узлов A12 и A13 в 2029 году выглядит логичным шагом, позволяющим отработать необходимые процессы до перехода на более совершенные 1/1,1-нм классы (A10 или A11). Если учесть, что узел A13 обеспечивает лишь скромный прирост плотности транзисторов на 6% по сравнению с A14, его преемник в 2030 году обязан продемонстрировать качественный скачок. Ожидается, что именно в этот момент TSMC применит 3-е поколение транзисторов с нанолистовой архитектурой (nanosheet GAA) в сочетании с новым литографическим оборудованием, что позволит обеспечить не только плотность компоновки, но и существенные улучшения в энергоэффективности и вычислительной мощности чипов нового поколения.